Si los datos son correctos, el modelo tope de gama incluirá nada menos que 10 dies para sumar un máximo de 80 núcleos unidos a una controladora de memoria Octa(8)-Channel, existiendo muchas variantes con menos núcleos, pero donde este espacio libre se podría aprovechar añadiendo memoria HBM para mejorar sustancialmente las velocidades junto al ya conocido I/O Die.
De esta forma la compañía podría incluir un máximo de 10 die (80 núcleos) con espacio para 4 chips de memoria HBM; y el I/O DIe o por ejemplo escoger 8 die (64 núcleos) + 6 die de memoria HBM + el I/O Die, por lo que la compañía tendrá un gran control sobre la personalización del silicio.
Un diseño basado en un interposer (intermediador) con memoria HBM integrada podría ofrecer tiempos de acceso y transferencia mucho más rápidas que la memoria tradicional basada en DDR, donde el canal DDR puede actuar como un cuello de botella. Con la interconexión, I/O y el interposer, eliminar cuello de botella existente al unir la CPU con la memoria HBM conllevará aceleraciones significativas para las aplicaciones que dependen en gran medida de la memoria, teniendo en cuenta que esta configuración dará como resultado una velocidad mucho más rápida respecto a la memoria estándar que tenemos a día de hoy, es decir, la RAM DDR4.
Vale la pena mencionar que las filtraciones anteriores han señalado que AMD Milan tiene un diseño 8 + 1, es decir: 64 núcleos + 1 chip de memoria HBM, un movimiento bastante lógico por parte de AMD debido a las limitaciones de la memoria DDR4, algo que la DDR5 podría resolver en el futuro, por lo que con la memoria DDR5 podríamos ver incluso una CPU con 14 die (112 núcleos) + el I/O Die.
vía: Wccftech
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